Optimalisatie van ferro-elektrische geheugencellen voor de volgende generatie SCM

Vanwege de steeds toenemende vraag naar geheugen met een hogere dichtheid in de huidige elektronische systemen, zijn niet-vluchtige geheugens 3D geworden door veel cellen verticaal op één enkele chip te stapelen. Deze (Flash)-routekaart suggereert echter een verdubbeling van het aantal lagen om de 2-3 jaar om de wet van Moore bij te houden. Bovendien is er door de lage prestaties van deze geheugens ruimte voor nieuwe geheugentechnologieën die de kloof tussen DRAM en Flash beter kunnen overbruggen om zo de systeemprestaties te optimaliseren. Daarom zullen in de toekomst alternatieve (niet-vluchtige) geheugenoplossingen nodig zijn. Een mogelijke oplossing voor dit probleem is de ferro-elektrische veldeffecttransistor (FeFET) die snelle en niet-vluchtige opslag met laag voltage mogelijk maakt. Een andere is de ferro-elektrische condensator die, in combinatie met een reguliere toegangstransistor, een niet-vluchtig geheugen kan bieden dat dichter bij DRAM ligt. Er moeten echter nog veel uitdagingen worden opgelost voordat ze in een echt product op de markt komen, zoals het beheersen van de domeinconfiguratie en de bijbehorende variabiliteit, wek- en afdrukeffecten in het ferro-elektrische materiaal en verschillende prestatieproblemen van het apparaat, zoals nucleatievertraging, cyclische en retentie. Het doel van dit project is het bestuderen en verklaren van de kenmerken van 3D FET's en condensatoren vanuit het oogpunt van SCM-specificaties (Storage Class Memory) zoals uiteengezet door de systeemgemeenschap. Ten tweede kunnen nieuwe apparaatarchitecturen worden voorgesteld op basis van dit basisbegrip van de werking van de cel en geïmplementeerd in de allernieuwste CMOS-technologie voor het Gigabit- en Terabit-tijdperk.