Hardware-efficiënt sorteren van actiepotentialen op basis van hybride analoge/digitale berekening

De hersenen zijn het meest complexe orgaan in het menselijk lichaam en om te kunnen begrijpen hoe het werkt, is grootschalige in vivo detectie van neuronpopulaties naar voren gekomen als een belangrijke onderzoekstechniek. Gemicrofabriceerde neurale probes van silicium hebben zich gevestigd als de dominante technologie op dit gebied en hebben steeds grotere dichtheden opname-elektroden bereikt. Imec is de leider in het ontwerp en de ontwikkeling van CMOS neurale probes die minimale afmetingen van de probe, een hoge elektrodedichtheid en een groot aantal gelijktijdige opnamekanalen met lage ruis- en vermogenprestaties bereiken. Met deze probes is het momenteel mogelijk om veel neuronen die meerdere hersengebieden overspannen te onderzoeken. De toekomstige neurale probes zullen echter nog grotere aantallen gelijktijdige opnameplaatsen nodig hebben om de studie van veel grotere neuronpopulaties in de hersenen mogelijk te maken. Bovendien wordt draadloze datatransmissie een belangrijke vereiste om experimenten met vrij bewegende dieren mogelijk te maken. Daarom is geïntegreerde neurale signaalverwerking een vereiste om de enorme onbewerkte gegevens te comprimeren. De ideale oplossing zou zijn om de geregistreerde actiepotentialen te sorteren voordat ze worden verzonden, zodat alleen de identificatie van de geregistreerde neuronen en hun piektijden hoeven te worden verzonden. De essentiële uitdaging voor het realiseren van een dergelijk systeem is het vinden van een extreem laag vermogen oplossingen om actiepotentiaal-sorteeralgoritmen op de chip te implementeren. Het vermogen dat wordt verbruikt door de actiepotentiaal-sorteercircuits moet lager zijn dan het vermogen dat wordt bespaard bij draadloze gegevensoverdracht. Dit doctoraatsonderzoek wil deze uitdaging aangaan op basis van twee primaire hypothesen: Hypothese 1: De energie-efficiëntie van actiepotentiaal-sorteercircuits kan worden verbeterd door een hybride analoge digitale berekening toe te passen. De conventionele systeembenadering bestaat uit een analoge front-end met lage ruis, een analoge digitale omzetter met hoge precisie op de ASIC voor opname en een algoritme voor het sorteren van actiepotentialen dat is geïmplementeerd op een externe digitale signaalprocessor. Deze benadering is optimaal voor de nauwkeurigheid van het sorteren van actiepotentialen en de flexibiliteit van het algoritme, maar niet voor de energie-efficiëntie. In het bijzonder veronderstellen we de volgende verbeteringen: Hypothese 1.1: Een aanzienlijk deel van de signaalverwerking en berekening in algoritmen voor het sorteren van actiepotentialen kan worden geïmplementeerd met behulp van analoge schakelingen met verminderde precisie en laag vermogen (bijv. log-domein NEO-gebaseerde neurale detector, matrixvermenigvuldiger aan de hand van geschakelde condensatoren voor functie-extractie, enz. .). Hypothese 1.2: Analoge voorbewerking zou de energie-efficiëntie van het systeem kunnen verbeteren door de gegevensredundantie vóór het sorteren van de pieken te verminderen (bijv. actiepotentiaal-getriggerde bemonstering, adaptieve ADC-resolutie, gecomprimeerde waarneming). Hypothese 2: Aanzienlijke vermindering van het stroomverbruik kan worden bereikt door toepassing specifieke algoritmen op de chip te implementeren. Veel hersen-machine-interface-applicaties vereisen mogelijk niet dat de geregistreerde neurale signalen worden gesorteerd. Er is bijvoorbeeld aangetoond dat activiteit met meerdere eenheden (steekproef-voor-steekproef-RMS van AP-signalen die zijn opgenomen van meerdere ongesorteerde neuronen) voldoende is voor het voorspellen van armbewegingen. Er zijn ook veel algoritmen die vergelijkbare neurale decoderingsprestaties demonstreren, waarbij verschillende tussenliggende actiepotentiaal-sorteerstappen worden weggelaten. Die applicatie specifieke algoritmen verbruiken minder stroom en zijn geschikt voor integratie op chip. Dit doctoraatsonderzoek zal zich toespitsen op het hardware-efficiënt sorteren van actiepotentialen op basis van hybride analoge/digitale berekening. De student zal nieuwe analoge circuits met laag vermogen verkennen om neurale functie-extractie te implementeren. De student zal deze architecturen vervolgens ontwerpen en implementeren in een ASIC, en de functionaliteit en prestaties testen in een realistisch scenario.