Veilige en Efficiënte Implementaties van Software Maskings op CPU's

Maskeren is een typische benadering om een cryptografische implementatie te beschermen tegen vermogensanalyse die op bepaalde aannames berust. Recente waarnemingen tonen echter aan dat de veiligheid van een dergelijke softwarematige tegenmaatregel in een praktische toepassing kan worden verminderd vanwege micro-architecturale kenmerken en neveneffecten. Dit werk is gericht op het beter begrijpen van de nevenkanalen en ontwerpaspecten van CPU's die de bescherming van software gemaskeerde implementaties verminderen. Ons onderzoek zal zich concentreren op de kerncomponenten van de open source RISC-V processor.