< Terug naar vorige pagina

Project

Cross-layer optimalisatie voor vermogen-zuinige en robuuste digitale circuits en systemen

In de moderne diepe geschaald CMOS-IC's, het proces, spanning en temperatuur (PVT) variaties leiden tot een gerandomiseerde variatie van de parameters van de transistor. De variabiliteit is steeds zo groot dat, door het aanpassen van de conventionele hoek ontwerp op basis van de methodologie, het ontwerp marge geïntroduceerd door variatie misschien over-doden het voordeel van schaalvergroting. Dit PhD project beoogt het ontwerp marge die circuit geen of geringe hoeveelheid van de fout kunnen ervaren, maar levert gekwalificeerde output.

Datum:7 okt 2013  →  15 sep 2017
Trefwoorden:digital circuit, digital signal prcoessing, communication, digital signal processing
Disciplines:Communicatie, Communicatietechnologie, Nanotechnologie, Ontwerptheorieën en -methoden
Project type:PhD project