Fysieke modellering van transistordegradatie-effecten voor betrouwbaar circuitontwerp buiten 7 nm-knooppunt no

Om de transistorprestaties van de ene generatie op de andere te verbeteren, worden voortdurend nieuwe materialen en nieuwe apparaatarchitecturen geïntroduceerd (bijv. Nano-sheettransistors). Maar met deze innovaties ontstaan er nieuwe uitdagingen voor het waarborgen van hun betrouwbaarheid, d.w.z. beperkte degradatie tijdens bedrijf. Aangezien transistors worden verkleind naar atomaire dimensies, heeft elk stochastisch gedrag een aanzienlijke impact op de werking van het apparaat.Tot nu toe is de betrouwbaarheid op technologisch niveau gegarandeerd. Een dergelijke benadering is te beperkend, omdat er geen rekening wordt gehouden met de functie van elke transistor in het circuit. Sommige transistoren worden minder gebruikt dan andere, terwijl een zorgvuldige en gecontroleerde versterking van de voorspanningen van andere transistoren boven hun nominale betrouwbaarheidslimiet de prestaties van de hele toepassing enorm zou kunnen bevorderen. Daarom wordt een betrouwbaarheidsbewust circuitontwerp overwogen, waarbij rekening wordt gehouden met de degradatie van individuele apparaten.Er worden al grondige, op fysica gebaseerde modellen ontwikkeld en verbeterd voor de verschillende degradatiemechanismen (zoals Bias Temperature Instability, Hot Carrier Degradation, enz.) die optreden in verschillende regio's van de FET {Vgate, Vdrain}-operatieruimte. Deze mechanismen omvatten het opladen van reeds bestaande defecten in de poortdiëlektrica en het gelijktijdig genereren van nieuwe defecten, b.v. door hete dragers, verergerd door aanzienlijke kanaaltemperatuurstijgingen als gevolg van FET 'zelfverhitting'. Om de impact van de degradatie op circuits te begrijpen, moeten de bestaande fysieke inzichten echter worden omgezet in compacte modellen die bruikbaar zijn in simulaties op SPICE-niveau.Het proefschrift omvat daarom: i) het omzetten van de reeds ontwikkelde fysieke modellen in dergelijke betrouwbaarheidsbewuste compacte modellen die in staat zijn om de degradatie van alle belangrijke FET-parameters in de gehele werkruimte te beschrijven als een functie van een willekeurige stressgeschiedenis, ii) het mogelijk maken de simulatie van FET-degradatie in verschillende analoge en digitale circuits en het begrijpen van de implicaties voor verschillende circuitparameters, en iii) ontwerp, lay-out en meting van testcircuits om de ontwikkelde compacte modellen en de simulatiemethodologie te valideren.