Stralingstolerante CMOS optische en draadgebonden communicatiecircuits

De volgende generatie van geïntegreerde systemen op chips (SoC's) voor ruimtetoepassingen vereist een grootschalige integratie, gecombineerd met een steeds grotere gevoeligheid voor single-event-effecten in CMOS-technologieën op nanoschaal, zoals 65 nm en 28 nm knooppunten en 22 nm FDSOI knooppunten. Veel van deze SoC's vereisen het genereren van klokken, frequenties of een uitwisseling van seriële gegevens in de chip. In klok- of frequentiesynthesizers wordt een PLL gebruikt om een hoge-snelheidsklok te genereren op basis van een lage-middenfrequentiereferentie. In datalinksystemen drijft een hogesnelheidsklok een serialisator aan, terwijl een klok-dataherstelcircuit (CDR) een klok herstelt uit een seriële datastroom. In de praktijk is het ontwerpen van snelle PLL's / CDR's een uitdagende taak. Een dergelijk ontwerp duurt doorgaans 1 tot 3 jaar voor productieklare IP-cores. In dit project zal een nieuwe door straling geharde All-Digital PLL / Clock-Data Recovery (ADPLL) -architectuur worden ontwikkeld die een zeer breed scala aan toepassingen kan ondersteunen en zeer flexibel is met betrekking tot de ingangs- en uitgangsfrequenties (1 MHz - 5 GHz). Het project is gericht op ultralage geïntegreerde faseruis (<0,3 ps) en tot 2,5 Gbps seriële klokherstelsnelheden. De circuits zullen worden ontworpen en geprototypeerd in een commerciële 65 nm CMOS-technologie die door de ruimtevaartgemeenschap sterk is omarmd als een industriestandaard ASIC-technologie. Dankzij de zeer digitale architectuur kunnen de circuits ze gemakkelijk overzetten naar meer energie-efficiënte CMOS-technologieën. ADPLL's verschillen van traditionele ladingspomp-PLL's (CPPLL) door de implementatie van het lusfilter in het digitale domein. Ze gebruiken een digitaal gestuurde oscillator (DCO) in plaats van een spanningsgestuurde oscillator (VCO). Deze circuits zijn in hoge mate digitaal en profiteren van recente verbeteringen van digitale nanotechnologieën. Het doel van dit project is de ontwikkeling van een ADPLL-kern met een breed programmeerbare uitgangsfrequentie om verschillende toepassingen te ondersteunen. De ADPLL wordt volledig beschermd tegen single-event verstoringen (SEU) met Triple-Modular Redundancy (TMR) in de digitale kernen waar nodig om een SEU-tolerantie van meer dan 120 MeV.cm² / mg te bieden. Omdat de analoge lusfilters worden vervangen door hun digitale tegenhangers, kan de hele lus worden beschermd met redundantie. Een van de taken in dit onderzoeksproject is het onderzoeken van het vereiste niveau van redundantie, aangezien dit het stroomverbruik en de oppervlakte verhoogt. Er is voorzien in een flexibele en programmeerbare lusregeling die kan worden afgestemd op verschillende toepassingen en die ongevoelig is voor effecten van ioniserende straling. De belangrijkste uitdagingen daarin zijn tackles in dit promotieproject zijn: 1. Het bestuderen van de effecten van SEU-fouten in de digitale stuursignalen en het vereiste beschermingsniveau dat vereist is. 2. Ontwikkeling van een radhard overbemonsterde GRO (Gated Ring Oscillator), een eerste orde ruisvormig systeem waarvan de gevoeligheid voor één gebeurtenis onbekend is. En 3. Studie van de architectonische vereisten die gemeenschappelijk zijn tussen de overgrote meerderheid van de beoogde applicaties en die de meeste ondersteuning bieden in een enkele IP-kern. Verschillende kleine uitdagingen zoals DCO-hardening, automatische versterkingskalibratie en betrouwbare vergrendelingsbewaking zullen ook in dit project worden opgenomen. Aan het einde van dit project zal een speciale IP-kern worden ontworpen en geleverd die kan worden geïmplementeerd op een groter SoC- of detectoruitleescircuit met een flexibele configuratie om aan verschillende toepassingen te voldoen. Het doelcircuit is extreem ongevoelig voor procesvariaties en verslechtering van de levensduur vanwege zijn digitale gedrag, aangezien de lusdynamiek niet meer afhankelijk is van analoge condensatoren of stromen. Daarom zijn de beoogde productiekosten en de complexiteit van IP-integratie veel kleiner in vergelijking met zijn analoge tegenhangers. Het uiteindelijke doel van dit project is een algemeen, aanpasbaar PLL / CDR IP-blok dat tegemoet komt aan de behoeften van verschillende applicaties om de ontwerptijd en ontwerpinspanning te verminderen door de PLL / CDR-expertise in één project te centraliseren. Het doel is om een IP-kern te presenteren die open en in hoge mate aanpasbaar is om aan de behoeften van verschillende systemen te voldoen.