Circuit-technologie Co-optimalisatie van SRAM-ontwerp in geavanceerde CMOS-knooppunten

(I do not know any knowledge of Dutch, and neither has my daily advisor (Shairfe) so I cannot guarantee the translation is of very good quality) De indrukwekkende groei van de halfgeleiderindustrie in de afgelopen decennia werd gedreven door schaalvergroting van CMOS-technologie. Het miniaturiseren van de CMOS-apparaten zorgt voor een grotere integratiedichtheid, betere prestaties en een lager stroomverbruik. Naarmate CMOS echter wordt verkleind tot knooppunt N5 en verder, wordt het schalen van de poortlengte steeds moeilijker, zo niet onmogelijk. Bovendien wordt de weerstand van lokale interconnectie in geavanceerde knooppunten het belangrijkste knelpunt bij het extraheren van prestatievoordelen van schaalvergroting van CMOS-technologie. Om kracht, prestaties en gebiedswinst te behalen door CMOS-technologie te schalen, zoals voorspeld door de wet van Moore, is innovatie in technologie, apparaatarchitectuur, schakelingen en systeemontwerp vereist. 3D-integratie wordt gezien als de veelbelovende kandidaat voor het uitbreiden van de wet van Moore zonder de kritische apparaat- / interconnectdimensies te schalen. De primaire doelstellingen zijn om te komen met een standaard celarchitectuur, vloerplanning en efficiënte interconnectarchitectuur om halfgeleiderschaling te ondersteunen met behulp van een 3D-integratiebenadering.