Geünificeerd fysica-gebaseerd model van degradatie van finFETs en nanodraad FETs voor verder dan 7 nm technologieën

De halfgeleiderindustrie volgt de wet van Moore en voert ongeveer elke twee jaar  een nieuwe MOSFET technologie in (Engels: Metal Oxide Semiconductor Field  Effect Transistor, Nederlands: Metaal Oxide Halfgeleider Veldeffect Transistor).  Hoewel oorspronkelijk eenvoudige geometrische transistorverkleining voldoende  was om in elke nieuwe generatie een verdubbeling van het aantal transistoren met  verhoogde performantie op chip te bekomen, waren innovaties zoals mechanische  rek, diëlektrica met hoge k-waarde en metaalpoorten (Engels: metal gates), en  vinvormige FETs nodig in de laatste tien tot twintig jaar om de verbetering in  performantie verder te zetten. Voor de technologieën voorbij de 5 nm generatie,  worden transistoren volledig omhuld door het poortcontact, zoals nanodraad  (Engels: nanowire (NW)) en nanoblad (Engels: nanosheet (NS)) transistoren,  overwogen. Recent werd ook een vorkblad (Engels: forksheet (FS)) FET  architectuur voorgesteld. FS FETs bestaan uit nFETs die verticaal gestapeld  worden langs één zijde van een diëlektrische muur en pFETs die verticaal  gestapeld worden langs de tegenovergestelde zijde van dezelfde muur. De FS  FET architectuur laat toe om de afstand tussen pFETs en nFETs (p-naar-n  afstand) te verkleinen en op die manier om logische cellen verder te verkleinen.  De reden hiervoor is dat de aanwezigheid van de muur de architectuur meer  vergevingsgezind maakt tegenover bepaalde fabricageonnauwkeurigheden die op  dit moment de minimale p-naar-n afstand mee bepalen.

Tijdens gebruik verouderen en degraderen transistoren onvermijdelijk. Deze  processen zijn gelinkt aan het opladen van bestaande defecten en de vorming van  nieuwe defecten in het poortdiëlektricum en aan het grensvlak tussen het kanaal  en het diëlektricum. Bij hoge spanning op het afvoercontact (Engels: drain  contact) kunnen hoog energetische ladingsdragers grensvlak Si-H bindingen  breken. Dit betrouwbaarheidsprobleem wordt degradatie door energierijke  ladingsdragers genoemd (Engels: hot-carrier degradation (HCD)) en werd  gerapporteerd als een probleem dat steeds meer zorgen baart in de meest  recente technologieën. In dit proefschrift bespreken we eerst de geschiedenis en  fysica van HCD. De belangrijkste doelstelling van het proefschrift is dan om,  gebruikmakend van simulaties, HCD te onderzoeken in NW, NS en FS FETs  (= voorbij 5 nm componenten). Als een secundaire doelstelling bestuderen we  ook de defecten die gecreëerd worden door energierijke ladingsdragers (Engels:  hot-carriers (HCs)) en dit via HC herstelmetingen bij hoge temperatuur. De  herstelstudie is relevant voor de modellen die gebruikt worden in HC simulaties  en wordt uitgevoerd op planaire componenten in een commerciële 40 nm  technologie.
In de HC herstelmetingen bevestigen we het herstel van HCD op chip en dat  het herstel beschreven kan worden met het model van Stesmans voor passivatie  van Pb-defecten in moleculair H2, in lijn met vroegere studies in de literatuur.  We observeren dan dat het herstel afhangt van de spanning op het poortcontact.  We voeren ook metingen uit waarbij we meerdere HC belasting- en herstelcycli  herhalen op dezelfde component en we ontwikkelen een uitbreiding van het  Stesmans model om dit cyclische HC herstel te beschrijven. We vinden dat  er geen correlatie is tussen de Si-H dissociatie- en passivatie-energieën en dat  de verdeling van de passivatie-energieën van de bindingen afwijkt van een  Gaussische verdeling vanaf de tweede herstelcyclus.

In het eerste deel van de HC simulaties bestuderen we welke fysische  mechanismen verantwoordelijk zijn voor HCD in elk deel van de (Vg, Vd)  spanningsruimte. Hiervoor vergelijken we HC simulaties met gemeten HCD data  van een gefabriceerde n-kanaal NW FET. We vinden dat HCD kan gemodelleerd  worden zonder rekening te houden met impact-ionisatie (I/I) in de simulaties  voor de belastingsconditie Vg > Vd. De degradatie in dit (Vg, Vd) gebied is te  wijten aan het ‘meerdere deeltjes’ mechanisme voor het breken van de Si-H  binding. Voor Vg < Vd zijn er afwijkingen tussen de gesimuleerde en gemeten  HCD wanneer I/I niet in rekening gebracht wordt in de simulaties. Hoewel het  resultaat van de simulaties verbetert wanneer de mogelijkheid beschouwd wordt  dat gaten gegenereerd door I/I defecten creëren, kon er geen exacte kwantitatieve  overeenkomst tussen de simulaties en de metingen bekomen worden voor het  belastingsgebied met Vg < Vd.
In het tweede deel van de HC simulaties vergelijken we NS FETs met FS  FETs voor de meest zware HC belastingsconditie. Voor beide architecturen  vinden we dat I-V-degradatie geïnduceerd door grensvlakdefecten afneemt met  toenemende bladbreedte. Aangezien FS FETs breder gemaakt kunnen worden  dan NS FETs omwille van hun kleinere p-naar-n afstand, vertonen FS FETs minder HCD wanneer rekening gehouden wordt met de afmetingen van de  planning voor de halfgeleiderindustrie.
In het laatste deel van de HC simulaties bestuderen we het effect van energierijke  ladingsdragers die vast komen te zitten in de FS FET muur. Aangezien het  materiaal dat overwogen wordt voor de muur (nl. SiN) gebruikt wordt als ladingsvangstlaag in niet-vluchtige geheugens, is ladingsvangst in de muur een  mogelijk betrouwbaarheidsprobleem. Gebruikmakend van de best mogelijke  schatting van de SiN ladingsvangstparameters en rekening houdend met de  componentafmetingen uit de planning voor de halfgeleiderindustrie vinden we  dat I-V-degradatie door ladingsvangst in de FS FET muur significant kleiner  is dan door ladingsvangst in de poortdiëlektrica. Bijgevolg voorzien we niet  dat ladingsvangst in de FS FET muur een obstakel zal zijn voor de verdere  ontwikkeling van de FS FET architectuur.