Modelleren, exploratie en technologie-evaluatie van steile sub-drempelhelling transistoren voor N5/N3 CMOS vermogen-prestatie schaling

Sinds meer dan een halve eeuw zijn halfgeleider-geı̈ntegreerde schakelingen (IC's) voortgegaan richting kleiner transistorgebied, hogere chipprestaties en dalend besturingsvermogen, die gezamenlijk aangeduid worden als "power-performance-area" (PPA) schalen. Als het schalen het sub-deca-nm-regime bereikt, worstelt de Si MOSFET, het belangrijkste werkpaard van de IC-industrie, steeds meer met de eis naar hogere computerprestaties en/of lager vermogen- (of energie-)verbruik. De boven-60 mV/dec subthreshold swing (SS), die een fundamentele beperking van MOSFET’s is, heeft de gewenste voedingsspanning- (VDD-) en vermogens-reductie verhinderd en de aandrijfstroomversterking door een kortere kanaallengte eveneens moeilijker gemaakt. De SS-limiet van MOSFET, ook wel bekend als de "Boltzmann's tirannie", zet de voortzetting van logisch PPA-schalen op het spel.
Recentelijk zijn transistoren met een steile SS vaak voorgesteld als een spelwisselaar om de schaalproblemen van MOSFET's te overwinnen. Met een SS minder dan 60 mV/dec kan dit soort transistoren zonder prestatieverlies de VDD en het vermogen verminderen, of zonder extra besturingsvermogen betere prestaties leveren.
Dit proefschrift richt zich op twee representatieve steile-hellingtransistoren: de tunnel-FET (TFET) en de steile-helling-ferro-elektrische FET (SSFeFET). We houden ons bezig met het compact modelleren op het SPICE-niveau, de interpretatie van componentenfysica en de PPA-exploratie van logische circuits gebaseerd op deze twee voorgestelde transistoren.
De TFET doorbreekt de SS-limiet door gebruik te maken van het fenomeen band-tot-bandtunneling (BTBT). De zenerdiode-achtige TFET biedt veel hoop op een scherpe SS en een lage UIT-stroom, maar stelt er ook in twijfel of hij voldoende AAN-stroom kan leveren. In het afgelopen decennium zijn er al talloze optimalisaties op het transistorniveau voorgesteld voor de TFET en deels gedemonstreerd op hardware, waarbij verschillende materiaal-/architecturale innovaties nodig zijn. Dit proefschrift wijdt het eerste deel aan een holistische, niet-idealiteitsbewuste prestatie-energie-evaluatie van allebei de huidige en de voorspelde TFET-technologieën en vergelijkt ze ook met de conventionele Si MOSFET’s.

Het tweede deel van het proefschrift draait om de SSFeFET, een apparaat dat de kanaalladingsrespons op de aangelegde poortspanning versterkt door het invoeren van een ferro-elektrisch poortoxide dat een dynamische drempelspanning- (VTH--)verschuiving kan veroorzaken. De SSFeFET deelt met niet-vluchtig geheugen- (NVM-)FeFET's een vergelijkbare metaal-ferro-elektrische-isolator-halfgeleider (MFIS)-configuratie en ook een polykristallijn (gedoteerd-/gelegeerd-) HfO2-gebaseerd ferro-elektrisch poortoxide. Toch blijven zowel het fysieke begrip als de experimentele interpretatie van de SSFeFET zeer ter discussie staan. Dit proefschrift stelt daarom voor een fysieke interpretatie van de hysterese-aardige, steile-SS werking van de SSFeFET te ontwikkelen op basis van de NVM-FeFET en deze verder te bevestigen. Bovendien willen we licht werpen op de relevantie van een hysterese-aardige steile-SS transistoren voor het logisch PPA-schalen in het algemeen.